module BinaryCounter (
  input wire clk,
  input wire reset,
  output reg [3:0] count
);

  // 定义状态
  typedef enum logic [1:0] {
    S0, S1, S2, S3
  } State;

  // 定义状态寄存器
  reg [1:0] current_state, next_state;

  // 初始化状态寄存器
  initial begin
    current_state = S0;
    next_state = S0;
    count = 4'b0000;
  end

  // 状态机逻辑
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      current_state <= S0;
      count <= 4'b0000;
    end
    else begin
      current_state <= next_state;
      case (current_state)
        S0: next_state <= S1;
        S1: next_state <= S2;
        S2: next_state <= S3;
        S3: next_state <= S0;
        default: next_state <= S0;
      endcase
    end
  end

  // 输出逻辑
  always @(posedge clk) begin
    case (current_state)
      S0: count <= count + 1;
      S1: count <= count + 1;
      S2: count <= count + 1;
      S3: count <= count + 1;
      default: count <= 4'b0000;
    endcase
  end

endmodule