1. 时钟触发块 (always_ff 或 always_latch)：
module SequentialLogicExample(
input wire clk,
input wire reset,
input wire data,
output reg q
);
// 时钟触发块
always_ff @(posedge clk or posedge reset) begin
if (reset)
q <= 1'b0; // 在 reset 信号上升沿时将 q 赋值为 0
else
q <= data; // 在时钟上升沿时将 q 赋值为 data 的值
end
endmodule
上述代码中，always_ff 块使用 @(posedge clk or posedge reset) 表达式，表示在时钟 clk 上升沿或 reset 信号上升沿时执行。这样可以确保在时钟的稳定边沿上进行更新。
2. 时钟异步触发块 (always @* 或 always_comb)：
module AsynchronousSequentialLogic(
input wire clk,
input wire reset,
input wire data,
output reg q
);
// 时钟异步触发块
always @* begin
if (reset)
q = 1'b0; // 在 reset 信号变化时将 q 赋值为 0
else
q = data; // 在任何输入信号变化时将 q 赋值为 data 的值
end
endmodule
在上述例子中，always @* 或 always_comb 块用于描述组合逻辑，其中 q 的值根据输入信号的变化即时更新，而不受时钟边沿控制。这在异步逻辑中常见，但在时序逻辑中一般不建议使用。
总体而言，时序控制结构确保在时钟或其他特定事件的触发下执行相应的硬件操作，保证了电路的同步性和可靠性。
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